合见工软：全面升维 助力FPGA原型验证生产力提升

在国内外复杂环境影响和不确定性加大的形势下，我国半导体设计业正在加速攻关和突围。同时在市场压力下，传统从芯片定义到流片的周期已大幅压缩，加之芯片设计复杂度大幅提升，如何缩短设计周期、如何保证顺利流片，在其中扮演“重头戏”的FPGA原型验证工具亟待应时而变。

上海合见工业软件集团有限公司（以下简称合见工软）应用工程总监董海在近日举办的2022中国IC设计年会 - ICCAD分论坛“EDA与IC设计创新”上进行《时序驱动分割引擎，助力FPGA原型验证生产力提升》的演讲时提到，“目前芯片的许多功能是与芯片上运行的软件紧密结合的，可以说越来越多的SoC是一个复杂的软硬件系统。无论是芯片验证还是对应的软件验证, 其时间节点在整个芯片设计周期中都发生了明显的左移，而软件验证任务尤为突出，FPGA原型验证工具的需求与三五年前已截然不同，需全面革新应对。”

为此合见工软集结了有多年丰富FPGA原型验证产品开发经验的团队，全面进行创新和迭代，推出了全新的UniVista Advanced Prototyping System(UV APS)原型验证工具，助力客户应对新时代芯片设计的重大挑战。

解决四大痛点

FPGA原型验证可以利用真实物理世界的激励，帮助团队充分验证芯片及其上运行软件的功能符合原有设计规范，从而达到缩短芯片上市时间，缩减芯片开发成本的目的。

在演讲中董海提到，随着初创公司产品上市的节奏越来越快，8-12个月就要Tape Out的需求越来越迫切，这对于原型验证工具也提出了四大挑战。

对此董海具体介绍到，首先是需要快速完成芯片设计代码在FPGA原型验证平台上的首次Bring up。当团队拿到需要的IP之后，希望能尽快搭建芯片系统，移植到FPGA原型验证平台上并开始验证工作。而传统的原型验证产品在Bring up时有不少的工作量，有可能导致在拿到代码之后仍需要花费几个月的时间才能在FPGA原型验证平台上看到芯片系统的真实运行效果，这难以满足现在快速的设计和验证需求。

其次是要求版本能够快速迭代。“引入硬件平台的时间点不断左移，此时芯片代码还处在修改调整中，尚未完全Freeze，因而在验证过程中就需要快速迭代版本。这就要求FPGA原型验证工具提供良好的编译性能，能够快速产生编译结果，加快开发验证的迭代效率。”董海指出。

第三，则是满足大规模芯片设计的验证需求，因为目前的芯片规模越来越大，希望能在原型验证平台上验证尽量多的场景和用例。如果在原型验证平台上需要对设计进行一些裁剪才可以放下，这会导致相关的设计需求和规范难以验证，这一问题需要解决。

最后，在复杂系统设计的基础之上，如何保证高速的运行性能成为一大挑战。“因为原型验证产品的性能在软件开发和验证过程中具有极大的优势，如果芯片规模更大更复杂，性能不能保持原有数量级，那么和硬件加速器相比，原型验证方法学的原有优势和价值就不明显了。”

为解决上述四大痛点，助力FPGA原型验证生产力提升，合见工软着力开发的UV APS有备而来，实现了各个击破。

实现全面升维

合见工软UV APS原型验证产品在众多核心功能层面都实现了全面升维。

董海介绍，合见工软UV APS基于Xilinx主流的VU19P，最大支持100片级联，满足现在大规模芯片的验证需求。其强大智能编译工具APS Compiler支持时序驱动的分割引擎和自动分割，支持RTL Module的用户向导分割进行性能调优，并且支持对ASIC门控时钟等电路的自动转化，还支持逻辑本地化等性能优化策略。此外，丰富多样的Debug手段、创新的最新接口标准方案，以及Hybrid原型验证方案，帮助UV APS不仅达到快速验证，快速迭代的效果，而且扩展原型验证工具的验证范围。

针对核心的功能，特别是合见工软UV APS核心功能——时序驱动的分割引擎，董海进行了重点介绍。

“合见工软提供的基于时序驱动的分割引擎，其算法在分割设计时，能够充分考虑不同电路所在的时钟频率，达到优化整体设计性能的目的。当TDM Ratio较大时，其对应的跨FPGA的路径性能会下降，反之则相反。对一个包含诸多时钟域的设计而言，如何在分割过程中自动针对不同频率要求的逻辑信号进行Ratio TDM的最佳配置至关重要。”

董海强调说，“合见工软的分割引擎是基于时序驱动的，也在众多客户层面做了大量的案例验证。相比传统引擎，运行性能提升在50%以上。”

董海还进一步介绍，自动分割功能，能够在项目早期，团队尚未完全了解设计及其IP代码和结构时，提供快速自动分割结果。如果不支持自动分割而需要人工调整的话，那么该阶段就会被明显拉长。而UV APS的自动分割功能可解决这一挑战，且可助力客户能快速获得分割结果并让芯片代码在FPGA上尽早开始运行。

此外，UV APS还具有支持基于RTL Module用户向导分割的优势。董海表示，因为设计复杂度不断提升，在验证之后需要进行回归测试，而RTL Module用户向导分割功能给用户提供方便的性能优化的手段。调优之后可达到一个比直接用自动分割更好的性能，这时客户可加速整个回归测试的效率。通过时序驱动自动分割和用户向导分割“双剑合壁”，可助力快速迭代与性能调优。

为保证原型验证的高性能运行，时钟自动转换和时序驱动逻辑优化也至关重要。在支持时钟的自动转化方面，董海提到，这涉及让ASIC的代码尽量不做或少做改动。传统原型验证产品上改动最多的是时钟，这会导致代码移植工作量的增加。UV APS通过自动完成时钟转化，同时还可自动处理标准门控时钟单元、减少Primary Clock数量和支持Generated Clock与多周期(Multi-cycle Path)约束自动添加，可大大减少工程师验证代码的工作量。

提及时序驱动逻辑本地化，董海表示，UV APS通过优化跳数(Hop)提升性能，算法自动决策最优解，从而提高了整体的性能。

上述所有UV APS核心功能，是由先进的时序驱动全流程编译软件APS Compiler提供的。董海谈到，APS Compiler可实现多种类型设计的快速移植，降低用户初期部署成本；且内嵌功能更强大的时序驱动引擎，并通过大范围TDM Ratio自动优化求解，面对10亿门以上设计亦能自动化快速实现更卓越的性能。

随着芯片的各类新型接口协议验证需求不断增加，合见工软不仅提供丰富接口子卡解决方案，并针对本土企业提供定制化的接口验证服务，还提供最新协议接口如PCIe5、DDR5、LPDDR5、MIPI等的验证解决方案。

董海介绍，合见工软FPGA原型验证平台提供多种Debug方式，包括Signal probe功能，以支持基于DDR存储的深度采样；还支持Read back功能，其优势是不需要事先指定，不需要额外面积，不增加编译时间；同时支持Xilinx传统FPGA调试方式，通过虚拟JTAG，可方便进行远程调试。

“整体而言，UV APS从前端到后端提供了诸多智能的功能，可大幅减少验证的移植工作量，并提升原型验证平台的验证效率。”董海总结道。

打造全验证平台

数字验证是一个完整的平台，涉及仿真(Simulation)、形式验证(Formal)、FPGA原型验证、硬件加速器(Emulation)等不同的验证工具和产品。谋定而后动，合见工软也在验证全平台层面进行了全面布局。

董海介绍，合见工软在全验证平台领域的引擎均提供相应的方案，包括形式验证、仿真、硬件仿真加速和FPGA原型验证平台。

除这四大核心引擎之外，董海还提到，合见工软还提供与之相配合的配套解决方案，包括与Simulation相结合的VIP，与Emulation、FPGA原型验证相结合的各种Transactor、Speed Adaptor等方案，以及服务于四大核心引擎的统一Debug平台软件UVD。

为了满足验证需求，不仅要求验证工具可协同工作，互相配合来达到充分的验证覆盖率，实现验证收敛；同时，调试工具作为一个平台应可支持所有验证工具的调试，并能支持不同验证工具协同仿真情况下的调试。合见工软UVD在架构和数据接口的设计上亦“为长远计”：支持不同验证工具的调试和不同工具间的数据统一共通、协同调试。

而建立在整个核心引擎和解决方案的基础之上，是一个完整的数字验证流程的闭环，包括Test Plan，Regression，测试结果的分析并反标回Test Plan，这就需要一个良好的验证管理工具，合见工软也全力解锁推出了相应的验证管理工具VPS。

如今国内EDA厂商遍地开花，而国产EDA要实现破局：

一是需要优秀的研发团队，拥有丰富的成功经验的研发带头人和核心开发团队是成功的基础；

二是务实的研发策略，以点带面形成突破。而合见工软以全球领先的EDA科学家作为技术领军人物，由众多拥有一二十年以上业内优秀EDA工具成功研发经验的技术专家组成核心研发团队，同时顺应产业发展趋势，以商业级应用为起点，世界级竞争力作为目标，进行有步骤的技术突破验证任务驱动的场景解决方案。

合见工软蓄势发布的UV APS原型验证工具，诸多功能都实现了升维和突破，不仅进一步提升了我国在EDA验证工具领域的水平，也将为国内半导体设计业的发展持续助力，发挥核心的价值。

关于合见工软

上海合见工业软件集团有限公司（简称“合见工软”）作为自主创新的高性能工业软件及解决方案提供商，以EDA（电子设计自动化，Electronic Design Automation）领域为首先突破方向，致力于帮助半导体芯片企业解决在创新与发展过程中所面临的严峻挑战和关键问题，并成为他们值得信赖的合作伙伴。

了解更多详情，请访问www.univista-isg.com。