合见工软：UVI全面高效破解2.5D/3D先进封装挑战

后摩尔时代先进封装已然大行其道，尤其是以2.5D/3D为代表的先进封装风头正劲。据Yole Développement最新的数据显示，2.5D/3D先进封装市场将从2021年的67亿美元增长到2027年的147亿美元，年增长率高达14.34%。

谈及这背后的驱动因素，在近日举办的ICCAD分论坛“EDA与IC设计创新”上，合见工软封装及系统级产品市场总监戴维进行了《如何迎接2.5D/3D先进封装时代所面临的挑战》的演讲并提到，随着先进工艺的进阶，流片成本不断走高，5nm芯片流片一次超过5亿美元，7nm芯片也达2.88亿美元，成本如此之高的原因在于良率太低。而提高良率和控制成本的方案之一就是使用2.5D/3D先进封装。

先进封装需要系统级协同设计工具

与之同时2.5D/3D先进封装也为芯片设计带来了诸多利好。

戴维阐述道，2.5D/3D先进封装的利好在于：

• 一是可支持普通的MCM构架，支持选择不同的工艺节点，在一定程度上能够降低对先进工艺管制的影响。
• 二是能够降低制造费用和成本，合理地降低先进芯片的尺寸，能够提升良率，降低成本。同时也可采用成熟制程，提升可靠性和良率。
• 三是支持设计复用，从而缩短开发周期，包括IP/Chiplet设计复用，可以有效提升设计的可靠性，并且可以缓解先进IC产能不足的问题，从而满足上市的时间需求。
• 四是可以灵活多样化地进行设计的组合，以满足不同的市场需求。

因而，戴维总结，2.5D/3D先进封装已成为一大趋势。但他同时指出，对尚处于发展阶段的先进封装来说，先进封装设计所面临的挑战亦不容忽视。

对此戴维具体分析到，这些挑战涉及诸多方面，包括DIE TO DIE之间的复杂互连；MCM架构设计之间的纵向连接正确性无法保证；供电系统的设计挑战；互连模块的面积、延时和功率开销等问题。

同时，由于DIE TO DIE之间的高速接口定义受限，虽然并行接口之间传输距离短，但对走线资源要求很高，而采用串行接口，想要实现同等功耗下的总带宽容易导致侵占IO区域。虽然UCle开始统一互连芯粒之间的接口定义，但PCIe/CXL的帧格式目前并不完善。此外，还涉及信号完整性、寄生参数抽取、热和应力问题等诸多挑战。

先进封装设计反映到EDA工具使用层面来看则更是“碎片化”。戴维以AI芯片举例说，通常一款AI芯片包含ASIC芯片，多颗HBM，部分信号通过Interposer进行横向互连，部分信号纵向连通到Package（封装）。ASIC设计采用IC后端的设计工具；HBM可能是通过IP设计或其他设计格式；Interposer则选择IC后端设计或封装设计工具；Package通常采用封装设计工具，先进封装设计流程中所涉及的设计需要使用不同类型、不同供应商的EDA工具。

“这带来的问题是显而易见的。每一个工具仅能保证单一的本身的设计是正确的，但如何能保证这些设计在封装堆叠之后，系统设计仍是正确的？2.5D/3D先进封装涉及IC设计、封装和PCB设计，需要有一款系统级协同设计工具，对先进封装所涉及的所有相关设计进行全面的分析，并确保设计与设计之间相关互连等信息的正确性，其中包括互连的管脚、IO、Bumping以及互连层、Net Name，设计的物理尺寸等信息都是不可或缺的。”戴维说道。

系统级协同设计工具的“局限性”

但从现有的系统级协同设计方案来看，达到上述需求或仍存在显著的“差距”。

戴维介绍，在传统系统级互连Sign-Off（签核）之前，为确保物理连接的正确性，业内比较常用的做法是采用工具从不同的设计文件中提取Net Name信息，然后对设计之间的Net Name进行Naming的查找比对。

这种方法带来的隐患有很多，“一是缺乏互连的管脚位置信息，二是缺乏互连设计之间的层的对应信息，三是无法直观快速定位出错信息的位置，四是检查效率与精度较低，五是难以检查部分关键Net的Mapping情况。随着设计规模越来越大，所需要检查的信息越来越多，所要检查的项目也越来越详细，从而使得传统检查方式效率非常低下，而且容易出错。”

并且，由于系统级设计是一个跨领域的设计，不同设计的数据格式不同，单位精度也不统一。这会导致设计数据的导入不完整，并且很难将不同的设计数据进行高效的整理和操作。

在先进封装大行其道的时代，一款高效、直观、简洁的系统级协同设计工具已成为新的刚需。

作为一家自主创新的高性能工业软件及解决方案提供商，合见工软融合先进的软件底层架构及EDA行业先进封装产业的实践，推出了高效直观简洁的先进封装系统级设计协同Sign-off工具 UniVista Integrator(UVI)以及UVI增强版。

UVI增强版大幅提升效率和精度

着眼于破解现有系统级协同设计工具的不足，UVI增强版进行了全面的革新。

合见工软UVI增强版的优势体现于：

• 一是支持自动关联不同领域的设计，基于图形、物理层级、物理位置等数据信息创建系统级网络连接检查算法。
• 二是支持生产数据与设计数据的协同检查及比对，合见工软基于UVI产品的开发已申请了10多项发明专利，目前已有8个专利获批。
• 三是支持在同一个设计界面集成多种相关设计数据，支持智能系统级设计互连即垂直方向的检查(System-Level LVS)。
• 四是可简捷灵活地对设计数据进行编辑操作，创建数据的连接关系，方便系统级互连检查。

对于UVI增强版工具的使用，无论是哪种类型的封装设计，当设计数据导入以后，选择有匹配关系的Symbol进行匹配及物理位置、物理层的对齐，就完成了整个设计的关联。

UVI支持横向设计Symbol To Symbol Path Report，系统设计中任意两个Symbol之间可通过指定Device建立通路，产生Net Mapping的关系。纵向的System Level LVS检查设置，支持Area Mode & Position Mode模式，而且有多达9项的检查项目，涉及Net mapping、Unmapping Pin、Interface Pin、Geometry Difference、Tolerance Distance、Contact Layer、Golden Validate，每一项都是系统级互连检查中不可或缺的环节。

Net Mapping在设置的规则之内，只要有管脚与其它的管脚接触，就会自动产生不同设计之间的Net Mapping关系。

系统设计检查中最担心的是需要相连的管脚没有连通，Unmapping Pin可助力快速的从几十万甚至上百万个管脚中进行全覆盖检查。Interface Pin是对相连管脚的information和name check进行确认；Geometry Difference则是确认图形、形状、尺寸是否一致；Tolerance Distance可快速提供相连的两个管脚之间中心点到中心点之间的距离是否在合理范围之内。Golden Validate则是做比对，进行快速查找，这样垂直方向的所有检查都完成了。Contact Layer则提供所有设计之间系统互连的信息汇总。

UVI增强版采用了业界首创的系统级网络连接检查技术，大幅提高了大规模2.5D/3D、先进封装的设计效率，并能完成人工难以实现的多层、多形式的复杂堆叠设计。

UVI增强版完善了IC、封装、PCB设计中高级封装设计的签收功能，支持全面的系统互连一致性检查，表明软件在仿真生产设计环境中的准确率和覆盖率均达到100%。另外该版本将检查效率提高了96倍，从原先的60万个关键检查的8分钟提高到5秒。与此同时图形显示性能、效果和精度都有大幅提高。

目前UVI的增强版已经被业内很多客户应用，通过了客户大规模先进封装（2.5D含多颗HBM）的实际设计数据考验与检测，已凭借其操作简洁、运行稳定、性能优越等特点，得到了客户的肯定与支持。

最后戴维还提到，UVI具有优异的开放性、易用性、灵活性、可扩展性，可持续迭代升级。合见工软也即将发布一个更新的版本，提供更多全新的系统级协同设计和检查功能，以满足更多先进封装设计时代的需求。

关于合见工软

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